ترجمه فارسی مقاله rule4ml: ابزاری متن‌باز برای استفاده از منابع و تخمین تأخیر برای مدل‌های یادگیری ماشین روی FPGA

چکیده

Implementing Machine Learning (ML) models on Field-Programmable Gate Arrays (FPGAs) is becoming increasingly popular across various domains as a low-latency and low-power solution that helps manage large data rates generated by continuously improving detectors. However, developing ML models for FPGAs is time-consuming, as optimization requires synthesis to evaluate FPGA area and latency, making the process slow and repetitive. This paper introduces a novel method to predict the resource utilization and inference latency of Neural Networks (NNs) before their synthesis and implementation on FPGA. We leverage HLS4ML, a tool-flow that helps translate NNs into high-level synthesis (HLS) code, to synthesize a diverse dataset of NN architectures and train resource utilization and inference latency predictors. While HLS4ML requires full synthesis to obtain resource and latency insights, our method uses trained regression models for immediate pre-synthesis predictions. The prediction models estimate the usage of Block RAM (BRAM), Digital Signal Processors (DSP), Flip-Flops (FF), and Look-Up Tables (LUT), as well as the inference clock cycles. The predictors were evaluated on both synthetic and existing benchmark architectures and demonstrated high accuracy with R2 scores ranging between 0.8 and 0.98 on the validation set and sMAPE values between 10% and 30%. Overall, our approach provides valuable preliminary insights, enabling users to quickly assess the feasibility and efficiency of NNs on FPGAs, accelerating the development and deployment processes. The open-source repository can be found at https://github.com/IMPETUS-UdeS/rule4ml, while the datasets are publicly available at https://borealisdata.ca/dataverse/rule4ml.

چکیده به فارسی (ترجمه ماشینی)

اجرای مدل های یادگیری ماشین (ML) در آرایه های دروازه قابل برنامه ریزی (FPGA) به عنوان یک راه حل کم تحرک و کم قدرت که به مدیریت نرخ داده های بزرگ تولید شده توسط بهبود مداوم آشکارسازها کمک می کند ، به طور فزاینده ای در حوزه های مختلف محبوب می شود.با این حال ، توسعه مدل های ML برای FPGA ها وقت گیر است ، زیرا بهینه سازی برای ارزیابی منطقه FPGA و تأخیر نیاز به سنتز دارد و روند را کند و تکراری می کند.در این مقاله یک روش جدید برای پیش بینی استفاده از منابع و تأخیر استنباط شبکه های عصبی (NNS) قبل از سنتز و اجرای آنها در FPGA ارائه شده است.ما از HLS4ML استفاده می کنیم ، یک جریان ابزار که به ترجمه NN ها به کد سنتز سطح بالا (HLS) کمک می کند تا یک مجموعه داده متنوع از معماری های NN و آموزش استفاده از منابع و پیش بینی های تأخیر استنباط را آموزش دهیم.در حالی که HLS4ML برای به دست آوردن بینش منابع و تأخیر به سنتز کامل نیاز دارد ، روش ما از مدل های رگرسیون آموزش دیده برای پیش بینی های فوری قبل از سنتز استفاده می کند.مدل های پیش بینی میزان استفاده از RAM بلوک (BRAM) ، پردازنده های سیگنال دیجیتال (DSP) ، Flip-Flops (FF) و جداول جستجو (LUT) و همچنین چرخه ساعت استنتاج را تخمین می زند.پیش بینی کننده ها در هر دو معماری معیار مصنوعی و موجود مورد بررسی قرار گرفتند و دقت بالایی را با نمرات R2 بین 0.8 تا 0.98 در مجموعه اعتبار سنجی و مقادیر SMAPE بین 10 ٪ تا 30 ٪ نشان دادند.به طور کلی ، رویکرد ما بینش های اولیه ارزشمندی را ارائه می دهد ، و به کاربران این امکان را می دهد تا امکان سنجی و کارآیی NN در FPGA ها را به سرعت ارزیابی کنند و روند توسعه و استقرار را تسریع کنند.مخزن منبع باز را می توان در https://github.com/impetus-udes/rule4ml یافت ، در حالی که مجموعه داده ها به صورت عمومی در https://borealisdata.ca/dataverse/rule4ml در دسترس هستند.