فلش‌کارت‌های آموزشی آشنایی با معماری کامپیوتر: CPU، RAM و حافظه

🎓 دوره آموزشی جامع

📚 اطلاعات دوره

عنوان دوره: دوره آشنایی با معماری کامپیوتر: CPU، RAM و حافظه

موضوع کلی: برنامه نویسی

موضوع میانی: مبانی کامپیوتر و برنامه‌نویسی

📋 سرفصل‌های دوره

• 1. ساختار داخلی CPU: واحد کنترل و مسیر داده
• 2. ثبات‌های CPU: از ثبات عمومی تا ثبات پرچم
• 3. واحد حساب و منطق (ALU): عملیات پایه
• 4. واحد ممیز شناور (FPU): محاسبات اعشاری
• 5. چرخه دستورالعمل: Fetch, Decode, Execute
• 6. معماری RISC در مقابل CISC
• 7. Pipeline پردازنده: مراحل و خطرات
• 8. پیش‌بینی پرش (Branch Prediction)
• 9. اجرای خارج از ترتیب (Out-of-Order Execution)
• 10. حافظه نهان (Cache): سلسله‌مراتب L1, L2, L3
• 11. نقش Cache Controller در هماهنگی
• 12. خطای Cache Miss و انواع آن
• 13. نگاشت آدرس در Cache: Direct, Associative, Set-Associative
• 14. RAM دینامیک (DRAM): ساختار و عملکرد
• 15. RAM ایستا (SRAM): کاربرد در Cache
• 16. ماژول‌های حافظه: DIMM و SODIMM
• 17. حافظه اصلی و باس آدرس/داده
• 18. حافظه فقط خواندنی (ROM) و انواع آن
• 19. Flash Memory و حافظه SSD
• 20. حافظه مجازی و MMU
• 21. صفحه‌بندی (Paging) و جدول صفحه
• 22. قطعه‌بندی (Segmentation) در مدیریت حافظه
• 23. مسیر داده (Data Path) در CPU
• 24. واحد کنترل سیمی (Hardwired Control)
• 25. واحد کنترل ریزبرنامه‌ریزی شده (Microprogrammed Control)
• 26. دستورالعمل‌های پیچیده و آدرس‌دهی
• 27. مد‌های آدرس‌دهی: Immediate, Direct, Indirect
• 28. عملیات پشته (Stack) در CPU
• 29. وقفه‌ها (Interrupts) و نحوه مدیریت
• 30. DMA (Direct Memory Access) و انتقال سریع
• 31. گذرگاه سیستم (System Bus): داده، آدرس، کنترل
• 32. پل شمالی و جنوبی در چیپ‌ست
• 33. معماری هاروارد در مقابل فون‌نویمن
• 34. ساعت سیستم (Clock) و تأثیر فرکانس
• 35. معماری چند هسته‌ای (Multi-Core)
• 36. Hyper-Threading و پردازش هم‌روند
• 37. حافظه نهان مشترک در پردازنده‌های چند هسته‌ای
• 38. پروتکل‌های coherence در Cache
• 39. عملکرد RAM در سرعت CPU
• 40. تأخیر حافظه (Memory Latency) و پهنای باند
• 41. سیستم ذخیره‌سازی سلسله‌مراتبی
• 42. حافظه ثباتی (Register File) و پهنای باند
• 43. عملیات Load و Store در حافظه
• 44. بافر ذخیره (Store Buffer) و Write Buffer
• 45. بافر ترجمه آدرس (TLB)
• 46. خط لوله اعداد صحیح و ممیز شناور
• 47. معماری SIMD و پردازش برداری
• 48. دستورالعمل‌های شرطی و پرچم‌ها
• 49. زیرروال‌ها (Subroutines) و پشته تماس
• 50. ثبات‌های ویژه: PC, SP, IR, MAR, MDR
• 51. معماری Big-Endian و Little-Endian
• 52. ECC حافظه و تصحیح خطا
• 53. حافظه Dual-Channel و Triple-Channel
• 54. حافظه نهان Instruction و Data
• 55. سیاست‌های جایگزینی Cache: LRU, FIFO
• 56. عملیات Write-Through و Write-Back
• 57. قابلیت اطمینان حافظه و RAID
• 58. باس‌های مدرن: PCI Express و QPI
• 59. معماری NUMA در حافظه
• 60. پردازش موازی در سطح دستورالعمل (ILP)
• 61. حافظه Non-Volatile (NVRAM)
• 62. پردازنده‌های ARM و معماری RISC
• 63. پردازنده‌های x86 و معماری CISC
• 64. SIMD در Intel: SSE و AVX
• 65. پردازش برداری در GPU
• 66. حافظه اشتراکی در سیستم‌های چندپردازنده‌ای
• 67. حافظه توزیع‌شده و معماری Cluster
• 68. بهینه‌سازی کامپایلر برای معماری CPU
• 69. اندازه کلمه (Word Size) در CPU
• 70. عملیات جابجایی و چرخش در ALU
• 71. ثبات پرچم: Zero, Carry, Overflow, Sign
• 72. معماری Load-Store در RISC
• 73. دستورالعمل‌های مقایسه و پرش شرطی
• 74. انواع Pipeline Hazard: Structural, Data, Control
• 75. تکنیک‌های جلوگیری از Data Hazard: Forwarding
• 76. نرم‌افزار Debugger و رجیسترهای CPU
• 77. ساختار یک پردازنده ۳۲ بیتی در مقابل ۶۴ بیتی
• 78. حافظه آدرس‌پذیر بایت (Byte-Addressable)
• 79. حافظه آدرس‌پذیر کلمه (Word-Addressable)