در سال‌های اخیر، حوزه پردازش زبان طبیعی (NLP) با ظهور مدل‌های مبتنی بر معماری ترنسفورمر (Transformer) دستخوش تحولی شگرف شده است. در این میان، مدل BERT (Bidirectional Encoder Representations from Transformers) به عنوان یکی از پیشگامان این عرصه، توانسته است در طیف وسیعی از وظایف مانند تحلیل احساسات، پاسخ به پرسش، و ترجمه ماشینی به نتایجی پیشرفته (State-of-the-art) دست یابد. با این حال، این قدرت و دقت بالا هزینه‌ای سنگین به همراه دارد: مدل‌های BERT دارای صدها میلیون پارامتر هستند که نیازمند توان محاسباتی عظیم و حافظه بسیار زیاد برای اجرا و استنتاج (Inference) می‌باشند.

این چالش، استفاده از چنین مدل‌هایی را بر روی دستگاه‌های با منابع محدود، مانند تلفن‌های هوشمند، تجهیزات اینترنت اشیاء (IoT) و سامانه‌های نهفته (Embedded Systems) تقریباً غیرممکن می‌سازد. این دستگاه‌ها که در لبه شبکه (Edge) قرار دارند، معمولاً از نظر توان پردازشی، حافظه و مصرف انرژی با محدودیت‌های جدی مواجه هستند. مقاله “شتاب‌دهی سخت‌افزاری بِرت تمام‌کوانتیزه برای پردازش کارآمد زبان طبیعی” نوشته زیجیان لیو، گنگ لی و جیان چنگ، دقیقاً برای حل این مشکل ارائه شده است. اهمیت این پژوهش در ارائه یک راهکار جامع است که نه تنها مدل BERT را به شدت فشرده و بهینه می‌کند، بلکه یک معماری سخت‌افزاری سفارشی نیز برای اجرای آن بر روی پلتفرم‌های کم‌مصرف مانند FPGA پیشنهاد می‌دهد.

این مقاله توسط تیمی از پژوهشگران برجسته در زمینه معماری سخت‌افزار و یادگیری ماشین به رشته تحریر درآمده است. زیجیان لیو (Zejian Liu)، گنگ لی (Gang Li) و جیان چنگ (Jian Cheng) در حوزه‌هایی فعالیت دارند که در مرز بین نرم‌افزار هوش مصنوعی و طراحی سخت‌افزارهای بهینه قرار می‌گیرد. این پژوهش در دسته‌بندی‌های معماری سخت‌افزار (Hardware Architecture) و محاسبات و زبان (Computation and Language) قرار می‌گیرد که نشان‌دهنده ماهیت میان‌رشته‌ای آن است. تمرکز اصلی این حوزه تحقیقاتی، طراحی راهکارهایی است که بتواند شکاف عمیق میان نیازهای محاسباتی مدل‌های پیشرفته هوش مصنوعی و محدودیت‌های سخت‌افزاری، به‌ویژه در دستگاه‌های لبه، را پر کند. این مقاله نمونه‌ای برجسته از رویکرد طراحی مشترک سخت‌افزار و نرم‌افزار (Hardware-Software Co-design) است.

مقاله به بررسی شتاب‌دهی سخت‌افزاری مدل BERT بر روی مدارهای مجتمع دیجیتال برنامه‌پذیر (FPGA) برای کاربردهای رایانش لبه می‌پردازد. چالش اصلی، پیچیدگی محاسباتی و حجم بالای حافظه مورد نیاز BERT است. برای غلبه بر این مشکل، نویسندگان یک رویکرد نوین به نام BERT تمام‌کوانتیزه (Fully Quantized BERT) یا FQ-BERT را پیشنهاد می‌کنند. در این روش، تمامی اجزای مدل، شامل وزن‌ها، فعال‌سازی‌ها (Activations)، توابع سافت‌مکس و نرمال‌سازی لایه، و حتی تمامی نتایج میانی، به فرمت عددی با دقت پایین (مانند اعداد صحیح ۸ بیتی) تبدیل می‌شوند.

این کوانتیزه‌سازی کامل منجر به فشرده‌سازی چشمگیر مدل و کاهش شدید بار محاسباتی می‌شود. آزمایش‌ها نشان می‌دهد که FQ-BERT موفق به فشرده‌سازی ۷.۹۴ برابری وزن‌ها با افت عملکردی ناچیز در وظایف NLP شده است. در ادامه، یک شتاب‌دهنده سخت‌افزاری سفارشی برای اجرای بهینه FQ-BERT طراحی و بر روی بردهای FPGA مدل‌های Xilinx ZCU102 و ZCU111 پیاده‌سازی شده است. نتایج ارزیابی نشان می‌دهد که این شتاب‌دهنده به بهره‌وری انرژی فوق‌العاده‌ای دست یافته و در معیار عملکرد بر وات (performance-per-watt)، به ترتیب ۲۸.۹۱ برابر و ۱۲.۷۲ برابر بهتر از پردازنده مرکزی (CPU) Intel Core i7-8700 و پردازنده گرافیکی (GPU) NVIDIA K80 عمل می‌کند.

روش‌شناسی این پژوهش بر دو ستون اصلی استوار است: کوانتیزه‌سازی کامل مدل نرم‌افزاری و طراحی یک شتاب‌دهنده سخت‌افزاری سفارشی برای آن.

• کوانتیزه‌سازی کامل (FQ-BERT): برخلاف روش‌های مرسوم که تنها وزن‌های مدل را کوانتیزه می‌کنند، این مقاله رویکردی جامع را در پیش می‌گیرد.
  • کوانتیزه‌سازی وزن‌ها و فعال‌سازی‌ها: تمامی پارامترها و خروجی‌های لایه‌های مختلف از اعداد ممیز شناور ۳۲ بیتی به اعداد صحیح ۸ بیتی تبدیل می‌شوند. این کار به تنهایی حجم حافظه مورد نیاز را تا ۴ برابر کاهش می‌دهد.
  • کوانتیزه‌سازی عملیات پیچیده: چالش اصلی در کوانتیزه‌سازی کامل، مدیریت عملیات غیرخطی مانند Softmax و Layer Normalization است. این توابع دارای دامنه دینامیکی گسترده‌ای هستند و تبدیل آن‌ها به محاسبات با دقت پایین بدون افت عملکرد، بسیار دشوار است. نویسندگان از تکنیک‌های خاصی مانند تقریب چندجمله‌ای و جداول جستجو (Look-up Tables) برای پیاده‌سازی این توابع با استفاده از محاسبات صحیح بهره برده‌اند.
  • کوانتیزه‌سازی نتایج میانی: تمامی محاسبات واسط در مدل نیز با دقت پایین انجام می‌شود تا از تبدیل‌های مکرر بین فرمت‌های عددی جلوگیری شود که این امر سربار محاسباتی را به شدت کاهش می‌دهد.
• طراحی شتاب‌دهنده سخت‌افزاری بر روی FPGA:
  • معماری سفارشی: یک معماری سخت‌افزاری ویژه برای اجرای FQ-BERT طراحی شده است. این معماری شامل مجموعه‌ای از واحدهای پردازشی (Processing Elements) است که به صورت موازی عملیات ضرب-تجمع (Multiply-Accumulate) را بر روی اعداد ۸ بیتی انجام می‌دهند.
  • بهینه‌سازی جریان داده: معماری به گونه‌ای طراحی شده که جریان داده (Dataflow) در آن با ساختار مدل BERT هماهنگ باشد. این امر با به حداکثر رساندن استفاده مجدد از داده‌ها در حافظه‌های سریع روی تراشه (On-chip Memory)، تنگنای پهنای باند حافظه را کاهش می‌دهد.
  • پیاده‌سازی ماژولار: شتاب‌دهنده از ماژول‌های سخت‌افزاری تخصصی برای هر بخش از BERT مانند لایه‌های Attention، Feed-Forward Network و Layer Normalization تشکیل شده است که به صورت خط لوله (Pipeline) با یکدیگر کار می‌کنند تا توان عملیاتی (Throughput) سیستم افزایش یابد.

این پژوهش به نتایج قابل توجهی دست یافته است که پتانسیل بالای رویکرد پیشنهادی را نشان می‌دهد. یافته‌های اصلی را می‌توان به صورت زیر خلاصه کرد:

• فشرده‌سازی مدل: مدل FQ-BERT توانست به نرخ فشرده‌سازی ۷.۹۴ برابر برای وزن‌ها دست یابد، در حالی که افت دقت در وظایف استاندارد NLP (مانند مجموعه داده GLUE) بسیار ناچیز بود. این امر به معنی کاهش چشمگیر فضای ذخیره‌سازی و پهنای باند حافظه مورد نیاز است.
• عملکرد شتاب‌دهنده: شتاب‌دهنده پیاده‌سازی‌شده بر روی برد Xilinx ZCU102 به توان عملیاتی بالایی دست یافت. این سیستم توانست پردازش را با سرعت قابل توجهی انجام دهد که برای کاربردهای آنی و بی‌درنگ (Real-time) حیاتی است.
• بهره‌وری انرژی: برجسته‌ترین نتیجه این مقاله، بهبود فوق‌العاده در بهره‌وری انرژی است. شتاب‌دهنده FPGA به معیاری برابر با ۳.۱۸ فریم بر ثانیه بر وات (fps/W) رسید. این معیار نشان می‌دهد که به ازای مصرف هر وات انرژی، چه تعداد استنتاج قابل انجام است.
• مقایسه با پلتفرم‌های دیگر:
  • در مقایسه با پردازنده مرکزی قدرتمند (Intel i7-8700 CPU)، شتاب‌دهنده FPGA ۲۸.۹۱ برابر بهره‌وری انرژی بالاتری داشت.
  • در مقایسه با پردازنده گرافیکی سرور (NVIDIA K80 GPU)، این برتری ۱۲.۷۲ برابر بود. این نتایج نشان می‌دهد که برای اجرای استنتاج مدل‌های بهینه‌شده، سخت‌افزارهای سفارشی مانند FPGA می‌توانند گزینه‌ای بسیار کارآمدتر از پردازنده‌های عمومی باشند.

نتایج این تحقیق راه را برای کاربردهای جدید و هیجان‌انگیزی در حوزه هوش مصنوعی هموار می‌کند. مهم‌ترین دستاورد، امکان‌پذیر ساختن اجرای مدل‌های زبان طبیعی پیشرفته در بستر رایانش لبه (Edge Computing) است.

• پردازش زبان طبیعی بر روی دستگاه‌های موبایل: دستیارهای صوتی هوشمند، ترجمه آنی مکالمات، و تحلیل متن در اپلیکیشن‌ها می‌توانند به صورت محلی و بدون نیاز به اتصال دائم به اینترنت اجرا شوند. این امر باعث کاهش تأخیر، حفظ حریم خصوصی کاربران و صرفه‌جویی در مصرف داده می‌شود.
• تجهیزات هوشمند و اینترنت اشیاء (IoT): سنسورها و دستگاه‌های صنعتی می‌توانند داده‌های متنی را به صورت محلی تحلیل کرده و تصمیمات هوشمندانه‌ای اتخاذ کنند؛ برای مثال، در یک کارخانه هوشمند، دستگاه‌ها می‌توانند گزارش‌های متنی خود را تحلیل و ناهنجاری‌ها را تشخیص دهند.
• سامانه‌های خودرویی: سیستم‌های سرگرمی و ناوبری در خودروها می‌توانند از قابلیت‌های پیشرفته NLP برای تعامل بهتر با راننده و سرنشینان بهره‌مند شوند.
• دستاوردهای علمی: این مقاله یک الگوی موفق از طراحی مشترک الگوریتم و سخت‌افزار ارائه می‌دهد. اثبات این‌که می‌توان مدل‌های غول‌پیکری مانند BERT را به طور کامل کوانتیزه کرد و با یک شتاب‌دهنده سفارشی به بهره‌وری انرژی بی‌نظیری رساند، یک گام مهم در جهت دموکراتیزه کردن هوش مصنوعی پیشرفته محسوب می‌شود.

مقاله “شتاب‌دهی سخت‌افزاری بِرت تمام‌کوانتیزه برای پردازش کارآمد زبان طبیعی” یک راهکار جامع و عملی برای چالش بزرگ اجرای مدل‌های مدرن NLP بر روی سخت‌افزارهای با منابع محدود ارائه می‌دهد. نویسندگان با ترکیب یک روش نوآورانه کوانتیزه‌سازی کامل (FQ-BERT) با یک شتاب‌دهنده سخت‌افزاری سفارشی بر روی FPGA، موفق شدند به فشرده‌سازی بالا، افت عملکرد ناچیز و بهبود چشمگیر در بهره‌وری انرژی دست یابند. نتایج تجربی نشان می‌دهد که این رویکرد به مراتب کارآمدتر از راه‌حل‌های مبتنی بر CPU و GPU برای وظایف استنتاج در لبه شبکه است. این پژوهش نه تنها یک دستاورد فنی مهم به شمار می‌رود، بلکه مسیر آینده را برای توسعه و استقرار گسترده‌تر هوش مصنوعی در زندگی روزمره ما روشن‌تر می‌سازد و امکان دسترسی به قابلیت‌های پیشرفته را بر روی طیف وسیع‌تری از دستگاه‌ها فراهم می‌آورد.