ترجمه فارسی مقاله ADC های تقریبی برای محاسبات در حافظه

• کتاب صدها نکته فارسی (خودمونی) – نسخه PDF — زبان ساده و کاربردی
  مشاهده نمونه نسخه نکات ساده
• کتاب صدها نکته رسمی فارسی – نسخه PDF — نگارش استاندارد و علمی
  مشاهده نمونه نسخه نکات رسمی
• کتاب صدها پرسش و پاسخ تشریحی – نسخه PDF
  — هر سؤال همراه با پاسخ کامل برای درک عمیق مفاهیم
  مشاهده نمونه نسخه پرسش و پاسخ
• کتاب پرسش و پاسخ چهارگزینه‌ای – نسخه یادگیری سریع
  — پاسخ‌ها بلافاصله بعد از سؤال برای مرور سریع
  مشاهده نمونه نسخه کوییز سریع
• کتاب پرسش و پاسخ چهارگزینه‌ای – نسخه خودآزمایی
  — پاسخ‌ها در انتهای بخش‌ها برای سنجش واقعی یادگیری
  مشاهده نمونه نسخه آزمونی

🎯 این بسته یک دورهٔ آموزشی کامل و چندلایه است؛ شامل ویدیوهای آموزشی، کتاب‌ها، تمرین‌ها و خودآزمایی.

چکیده

In memory computing (IMC) architectures for deep learning (DL) accelerators leverage energy-efficient and highly parallel matrix vector multiplication (MVM) operations, implemented directly in memory arrays. Such IMC designs have been explored based on CMOS as well as emerging non-volatile memory (NVM) technologies like RRAM. IMC architectures generally involve a large number of cores consisting of memory arrays, storing the trained weights of the DL model. Peripheral units like DACs and ADCs are also used for applying inputs and reading out the output values. Recently reported designs reveal that the ADCs required for reading out the MVM results, consume more than 85% of the total compute power and also dominate the area, thereby eschewing the benefits of the IMC scheme. Mitigation of imperfections in the ADCs, namely, non-linearity and variations, incur significant design overheads, due to dedicated calibration units. In this work we present peripheral aware design of IMC cores, to mitigate such overheads. It involves incorporating the non-idealities of ADCs in the training of the DL models, along with that of the memory units. The proposed approach applies equally well to both current mode as well as charge mode MVM operations demonstrated in recent years., and can significantly simplify the design of mixed-signal IMC units.

چکیده به فارسی (ترجمه ماشینی)

در معماری های محاسبات حافظه (IMC) برای یادگیری عمیق (DL) شتاب دهنده ها از عملیات تکثیر وکتور ماتریس با انرژی و بسیار موازی (MVM) استفاده می کنند ، که مستقیماً در آرایه های حافظه اجرا می شوند.چنین طرح های IMC بر اساس CMO ها و همچنین فناوری های در حال ظهور حافظه غیر فرار (NVM) مانند RRAM مورد بررسی قرار گرفته است.معماری IMC به طور کلی تعداد زیادی هسته متشکل از آرایه های حافظه را شامل می شود و وزن های آموزش دیده مدل DL را ذخیره می کند.از واحدهای محیطی مانند DAC و ADC نیز برای استفاده از ورودی ها و خواندن مقادیر خروجی استفاده می شود.طرح های گزارش شده به تازگی نشان می دهد که ADC های مورد نیاز برای خواندن نتایج MVM ، بیش از 85 ٪ از کل قدرت محاسبات را مصرف می کنند و همچنین در منطقه حاکم می شوند و از این طریق مزایای طرح IMC را از دست می دهند.کاهش نواقص در ADC ها ، یعنی غیرخطی بودن و تغییرات ، به دلیل واحدهای اختصاصی کالیبراسیون ، باعث ایجاد هزینه های قابل توجهی در طراحی می شود.در این کار ما طراحی آگاهانه محیطی از هسته های IMC را ارائه می دهیم تا چنین سربارهایی را کاهش دهیم.این شامل ترکیب غیر عذاب های ADC در آموزش مدلهای DL ، همراه با واحدهای حافظه است.رویکرد پیشنهادی به همان اندازه در هر دو حالت فعلی و همچنین عملکرد MVM حالت شارژ که در سالهای اخیر نشان داده شده است ، به همان اندازه کاربرد دارد و می تواند به طور قابل توجهی طراحی واحدهای IMC با سیگنال مختلط را ساده کند.